Datasheet Texas Instruments CDC2516 — Даташит
| Производитель | Texas Instruments |
| Серия | CDC2516 |
Драйвер тактового сигнала с фазовой автоподстройкой напряжения 3,3 В и выходами с 3 состояниями
Datasheets
CDC2516: 3.3-V Phase-Lock Loop Clock Driver datasheet
PDF, 479 Кб, Версия: C, Файл опубликован: 2 дек 2004
Выписка из документа
Цены
 Купить CDC2516 на РадиоЛоцман.Цены — от 104 до 1 279 ₽18 предложений от 17 поставщиков Синхронизаторы и распределители тактового сигнала 3.3V Ph-Lock Loop Clock Driver | |||
| CDC2516DGGR Texas Instruments | 265 ₽ | ||
| CDC2516DGGR Rochester Electronics | от 449 ₽ | ||
| CDC2516DGGR Texas Instruments | 524 ₽ | ||
| CDC2516DGGR Texas Instruments | по запросу | ||
Статус
| CDC2516DGGR | CDC2516DGGRG4 | |
|---|---|---|
| Статус продукта | В производстве | В производстве |
| Доступность образцов у производителя | Да | Да |
Корпус / Упаковка / Маркировка
| CDC2516DGGR | CDC2516DGGRG4 | |
|---|---|---|
| N | 1 | 2 |
| Pin | 48 | 48 |
| Package Type | DGG | DGG |
| Industry STD Term | TSSOP | TSSOP |
| JEDEC Code | R-PDSO-G | R-PDSO-G |
| Package QTY | 2000 | 2000 |
| Carrier | LARGE T&R | LARGE T&R |
| Маркировка | CDC2516 | CDC2516 |
| Width (мм) | 6.1 | 6.1 |
| Length (мм) | 12.5 | 12.5 |
| Thickness (мм) | 1.15 | 1.15 |
| Pitch (мм) | .5 | .5 |
| Max Height (мм) | 1.2 | 1.2 |
| Mechanical Data | Скачать | Скачать |
Параметры
| Parameters / Models | CDC2516DGGR | CDC2516DGGRG4 |
|---|---|---|
| Absolute Jitter (Peak-to-Peak Cycle or Period Jitter), ps | 200 | 200 |
| Количество выходов | 16 | 16 |
| Operating Frequency Range(Max), МГц | 125 | 125 |
| Operating Frequency Range(Min), МГц | 25 | 25 |
| Package Group | TSSOP | TSSOP |
| Package Size: mm2:W x L, PKG | 48TSSOP: 101 mm2: 8.1 x 12.5(TSSOP) | 48TSSOP: 101 mm2: 8.1 x 12.5(TSSOP) |
| Rating | Catalog | Catalog |
| VCC, В | 3.3 | 3.3 |
| t(phase error), ps | 400 | 400 |
| tsk(o), ps | 250 | 250 |
Экологический статус
| CDC2516DGGR | CDC2516DGGRG4 | |
|---|---|---|
| RoHS | Совместим | Совместим |
Application Notes
- High Speed Clock Distribution Design Techniques for CDC 509/516/2509/2510/2516 (Rev. A)PDF, 109 Кб, Версия: A, Файл опубликован: 23 сен 1998
The memory bandwidth of high performance microprocessors is increasing at a rapid rate and the future memory bandwidth requirements are expected to keep increasing. The bandwidth requirements of RAM will be satisfied in the near term by using Synchronous DRAM. The need to drive multiple DRAM chips at high speeds with low skew necessitates the use of clock distribution devices with Phase Locked Loo
Модельный ряд
Серия: CDC2516 (2)
Классификация производителя
- Semiconductors> Clock and Timing> Clock Buffers> Zero Delay Buffers
