Datasheet Texas Instruments CDCV850DGGG4 — Даташит
| Производитель | Texas Instruments |
| Серия | CDCV850 |
| Модель | CDCV850DGGG4 |
Дифференциальный тактовый драйвер с фазовой автоподстройкой напряжения 2,5 В и 2-линейным последовательным интерфейсом 48-TSSOP от -40 до 85
Datasheets
2.5-V Phase Lock Loop Clock Driver With 2-Line Serial Interface datasheet
PDF, 798 Кб, Версия: D, Файл опубликован: 10 апр 2013
Выписка из документа
Цены
 Купить CDCV850DGGG4 на РадиоЛоцман.Цены — от 81 до 362 ₽10 предложений от 10 поставщиков Микросхема Деталь тактового сигнала, Zero Delay PLL Clock Driver Single 60MHz to 140MHz 48Pin TSSOP Tube | |||
| CDCV850DGGG4 Texas Instruments | 361 ₽ | ||
| CDCV850DGGG4 Texas Instruments | по запросу | ||
| CDCV850DGGG4 Texas Instruments | по запросу | ||
| CDCV850DGGG4 Texas Instruments | по запросу | ||
Статус
| Статус продукта | В производстве (Рекомендуется для новых разработок) |
| Доступность образцов у производителя | Нет |
Корпус / Упаковка / Маркировка
| Pin | 48 |
| Package Type | DGG |
| Industry STD Term | TSSOP |
| JEDEC Code | R-PDSO-G |
| Package QTY | 40 |
| Carrier | TUBE |
| Маркировка | CDCV850 |
| Width (мм) | 6.1 |
| Length (мм) | 12.5 |
| Thickness (мм) | 1.15 |
| Pitch (мм) | .5 |
| Max Height (мм) | 1.2 |
| Mechanical Data | Скачать |
Параметры
| Absolute Jitter (Peak-to-Peak Cycle or Period Jitter) | 30 ps |
| Количество выходов | 10 |
| Operating Frequency Range(Max) | 140 МГц |
| Operating Frequency Range(Min) | 60 МГц |
| Рабочий диапазон температур | от -40 до 85 C |
| Package Group | TSSOP |
| Package Size: mm2:W x L | 48TSSOP: 101 mm2: 8.1 x 12.5(TSSOP) PKG |
| Rating | Catalog |
| VCC | 2.5 В |
| t(phase error) | 180 ps |
| tsk(o) | 75 ps |
Экологический статус
| RoHS | Совместим |
Application Notes
- HSTL Clock Buffer Using the CDCV850PDF, 35 Кб, Файл опубликован: 15 июл 2002
The demand for driving 1.5-V HSTL signals for high-integrated and low-voltage digital logic is increasing. Most current systems use LVDS, LVPECL, or 2.5-V LVCMOSsignaling levels. Therefore, a solution is needed to convert these clock signals into HSTL signal swing.The purpose this report is to show how to generate an HSTL compliant clock signal using the CDCV850. This clock buffer accepts LV - Using CDC857/CDCV850 toTransform Single-End CLK Signal Into Differential OutputPDF, 437 Кб, Файл опубликован: 27 сен 2000
The CDC857 and the CDCV850 devices are PLL-based differential clock drivers with a maximum operational frequency of 167 MHz. These devices have been designed to support a double-data-rate (DDR) specification and, therefore, they have higher immunity against incoupling common mode noise. However, they require a differential clock input signal.This report shows (a) how to convert a single ended cl
Модельный ряд
Серия: CDCV850 (6)
- CDCV850DGG CDCV850DGGG4 CDCV850DGGR CDCV850DGGRG4 CDCV850IDGG CDCV850IDGGG4
Классификация производителя
- Semiconductors > Clock and Timing > Clock Buffers > Zero Delay Buffers
