Представленную на Рисунке 1 схему я разработал как часть системы передачи данных с амплитудной манипуляцией несущей частоты 400 кГц.
 |
|
| Рисунок 1. | Схема цифрового делителя частоты, которая обнаруживает наличие несущей частоты 400 кГц, отличая ее от сигналов других частот, после преобразования сигнала в цифровую форму с использованием 5-вольтовой логики. |
Мне нужно было обнаружить наличие несущей, отделив ее от других сигналов разных частот. Сигнал преобразовывался в цифровой вид с помощью 5-вольтовой логики. Я хотел избежать использования программируемых устройств и таймеров на основе RC-цепей.
Получившаяся схема состоит из четырех микросхем и кварцевого резонатора. Вкратце, эта система пошагово измеряет время между передними фронтами принятого сигнала. Таким образом, она за короткое время (примерно один период несущей, то есть порядка 2.5 мкс) определяет, является ли входящий сигнал достоверным или нет. Это делается независимо от коэффициента заполнения сигнала и за меньшее время, чем в других системах, таких как системы фазовой автоподстройки частоты (ФАПЧ), которым для определения частоты может потребоваться несколько периодов.
Как это работает
На схеме IC1A и IC1B – это кварцевый генератор 6.144 МГц и буфер, соответственно. В качестве X1 я использовал стандартный кварцевый резонатор, снятый со старой микропроцессорной платы.
Триггеры IC2A и IC2B соединены между собой таким образом, что нарастающий фронт на тактовом входе IC2A (подключенном к сигнальному входу) через его выход /Q и вход /R триггера IC2B устанавливает низкий логический уровень на выходе Q триггера IC2B. Сразу же после этого низкий логический уровень сбрасывает триггер IC2A, тем самым оставляя IC2B готовым к приему переднего фронта на своем тактовом входе, который снова возвращает его выход Q в состояние «лог. 1». Поскольку на вход тактовой частоты IC2B непрерывно поступает тактовый сигнал 6.144 МГц, состояние низкого логического уровня на его выходе будет очень кратковременным. Этот очень короткий импульс сбрасывает счетчик IC3, устанавливая на его выходах код «0000».
Если триггер IC4A находится в состоянии сброса, этот импульс также установит его в «лог. 1», как описано ниже, освободив вход сброса /S (вывод 4) триггера IC4B и разрешив работу счетчика IC3 путем установки низкого уровня на его входе /CET.
С этого момента микросхема IC3 начинает считать импульсы частотой 6.144 МГц, и, если следующий нарастающий фронт входного сигнала приходится на момент, когда счетчик IC3 досчитал до «1110» или «1111», на выходе микросхемы IC1C будет «лог. 0», а уровень выхода /Q микросхемы IC4B станет высоким, указывая на получение периода примерно правильной длительности (2.5 мкс). Одновременно микросхема IC3 будет установлена в состояние готовности к началу нового счета. Если следующий передний фронт появится, когда счетчик IC3 еще не досчитал до «1110», работа счетчика все еще будет разрешена, но на его выходе установится ноль. Этот последний сценарий соответствует входной частоте выше 400 кГц.
Напротив, если после последнего переднего фронта пройдет время, превышающее допустимое значение, схема будет работать следующим образом. Когда выход счетчика IC3 достигнет значения «1111», на входе сигнала вместо нарастающего фронта появится тактовый импульс 6.144 МГц. В результате на выходе Q триггера IC4A появится низкий уровень, соответствующий уровням выхода /TC микросхемы IC3 и входа данных IC4A.
Низкий уровень на выходе Q триггера IC4A установит «лог. 1» на выходе IC4B, и выходной уровень схемы станет низким. Поскольку выход Q триггера IC4A также подключен к своему собственному входу сброса /R, этот низкий уровень не позволит триггеру реагировать на последующие тактовые импульсы. С этого момента единственным способом вывести IC4A из этого состояния будет подача низкого уровня (может быть, очень короткого импульса, как в данном случае) на его вход /S (вывод 10 микросхемы IC4). Это на мгновение приведет к возникновению запрещенного состояния, при котором на выходах Q и /Q IC4A будут высокие уровни, но затем уровень выхода /Q немедленно станет низким.
В результате работы логики схемы и системы синхронизации после получения полного цикла с периодом порядка 2.5 мкс уровень выхода схемы становится высоким и остается таким до тех пор, пока не придет более короткий цикл, или пока при незавершенном цикле не пройдет больше времени, чем требуется для правильного периода.
Тестирование схемы
Я протестировал схему с сигналами от 0 до 10 МГц. При частотах от 384 кГц до 405 кГц, или периодах от 2.47 мкс до 2.6 мкс на выходе появлялся высокий уровень. Эти значения соответствуют примерно 15-16 импульсам тактовой частоты 6.144 МГц, которые являются первыми из тех импульсов, которые используются для завершения предустановки счетчика IC3, поэтому он остановлен.
Частоты ниже 362 кГц или выше 433 кГц давали низкий логический уровень. Для частот от 362 кГц до 384 кГц и от 405 кГц до 433 кГц схема выдавала на выходе импульсы. Это означает, что для периодов входного сигнала от 2.31 мкс до 2.47 мкс или от 2.60 мкс до 2.76 мкс существует некоторая вероятность того, что выход будет находиться либо в высоком, либо в низком логическом состоянии. Это состояние будет зависеть от соотношения фаз входного сигнала и тактовой частоты 6.144 МГц.
 |
|
| Рисунок 2. | Пачка из пяти импульсов частотой 400 кГц, подаваемая вход схемы цифрового делителя частоты (CH2), и выход (CH1) после первого цикла измерения. |
На Рисунке 2 показана пачка из пяти импульсов 400 кГц (нижняя осциллограмма), подаваемая на вход схемы. Верхняя осциллограмма – это выходной сигнал после первого цикла измерения. Уровень входа становится высоким и остается таким, пока не перестанут приходить новые циклы длительностью 2.5 мкс. Если по истечении времени, немного превышающего 2.5 мкс (примерно 2.76 мкс), полный цикл не будет получен, выходной уровень становится низким.
Купить SN74AC10 на РадиоЛоцман.Цены
